**Contexto**El diseño **neuromórfico** está revolucionando las arquitecturas (von Neumann) de procesamiento, que han permanecido con pocos cambios destacables por décadas. Uno de los objetivos que persigue la tecnología neuromórfica es ejecutar algoritmos AI de manera mucho más eficiente (en términos de energía y recursos) en dispositivos IoT miniaturizados, permitiendo que la AI sea omnipresente, de acuerdo con la visión AIoT. En IKERLAN hemos conseguido posicionarnos en este ecosistema, desde una perspectiva de investigación, a través del proyecto coordinado NimbleAI.**Descripción**El **objetivo** de esta tesis es el diseño de mecanismos y características arquitecturales a incorporar en uno de los aceleradores neuromórficos más prometedores en la actualidad. El objectivo es ampliar los tipos y complejidad de las redes neuronales basades en eventos actualmente soportadas por dicho acelerador debido a limitaciones de área en los chips destinados a edge/endpoint. Siguiendo un símil con la gestión de memoria en los sistemas operativos tradicionales, llamamos a estas redes neuronales _aumentadas_ "Virtual Neural Networks". La tesis pretende apoyarse en los últimos avances en integración 3D de silicio, para usar los recursos en la capa de procesamiento de manera más versátil en combinación con nuevas capas de memoria on-chip, tanto volátil (RAM) como no volátil (NVM - RRAM). Más concretamente, la tesis tratará de identificar patrones de funcionamiento y/o activación en las neuronas activas que permitan anticipar la necesidad de desplegar otras neuronas/capas/regiones de la red, reemplazando a las que permanecen activas en ese momento. Idealmente, los tiempos de switching entre regiones/capas/neuronas deberían ser compensados por el procesamiento en las regiones/capas/neuronas que permanezcan activas para no penalizar el rendimiento general. Conseguir esto requerirá: (1) diseñar políticas efectivas y eficientes de reemplazo de regiones/capas/neuronas; (2) crear una arquitectura jerárquica de memoria adaptada a la arquitectura de procesamiento aceleradorneuromórfico basada en tiles, combinando NVM, RAM y tecnologías de integración 3D (TSVs - Through Silicon Viases) para asegurar flexibilidad, eficiencia, bandwidth y mínima latencia; y (3) organizar el mapeo de datos a memoria teniendo en cuenta su arquitectura lógica y física y que sea consistente con las estructuras de datos habituales en ANN/CNNs, así como de los parámetros de configuración de los bloques de procesamiento en la arquitectura NeuronFlow. De manera no central, la tesis explorará otras plataformas de despliegue y prototipado de mecanismos similares para ejecutar Virtual Neural Networks en dispositivos de recursos limitados, incluyendo FPGAs con capacidades de reconfiguración parcial dinámica y siguiendo el flujo de diseño High-Level Synthesis (HLS).El objetivo será tratar el problema de sensing (otra tesis) y processing (esta tesis) de manera holística, fomentando la colaboración continua entre ambos doctorandos.- Master ya terminado en Ingeniería Electrónica, Informática o equivalente con experiência en visión por ordenador, aprendizaje automático y/o diseño de circuitos digitales utilizando VHDL o Verilog.- Ingles hablado y escrito fluido.- Se valorará la experiência en modelado de microarquitectura.- Se valorará haber realizado el TFG (Trabajo Fin de Grado) o el TFM (Trabajo Fin de Máster) en el área que se indica en la oferta.- Capacidad de relación, organización del trabajo, iniciativa, autonomía y trabajo en equipo.- Capacidad de comunicación oral y escrita
